فشرده سازی مشخصات زمانی سطوح گیت و ترانزیستور به توصیف سطح رفتاری در زبان توصیف سخت افرازی verilog

در مراحل مختلف طراحی مدارات دیجیتال به کمک ابزارهای سنتز، بررسی مشخصات زمانی مدار امری ضروری می باشد. روش متداول جهت بررسی مشخصات زمانی شبیه سازی می باشد. بررسی مشخصات زمانی با استفاده از شبیه سازی در دو مرحله پس از سنتز و پس از جانمایی مطرح می شود. شبیه سازی پس از سنتز در سطح rtl صورت گفته و شبیه سازی پس از جانمایی بسته به نوع جانمایی می تواند در سطح گیت یا ترانزیستور انجام شود. حجم زیاد توصیف در سطوح پایین باعث کاهش سرعت شبیه سازی شده و همچنین ردیابی محل اشکالات زمانی را غیرممکن می کند. در این پایان نامه ابتدا روشهای مختلف شبیه سازی مدارات دیجیتال پس از سنتز و پس از جانمایی در ابزارهایی متداول سنتز مورد بررسی قرار می گیرد و سپس شیوه هایی جهت افزایش سرعت شبیه سازی پس از سنتز و پس از جانمایی ارائه می شود. در این شیوه ها مشخصات زمانی از توصیف سطوح پایین استخراج شده و به توصیف سطوح بالاتر جهت شبیه سازی بازگشت داده می شوند. از این رو علاوه بر افزایش سرعت شبیه سازی، بعلت وضوح توصیف مورد شبیه سازی، ردیابی محل اشکالات زمانی ساده تر است .